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    本發明一實施例提供一種晶片封裝體，包括：一基底，具有一第一表面及一第二表面；一元件區，設置於該基底之中或之上；一第一導電墊及堆疊於其上之一第二導電墊，設置於該基底之中或該第一表面上，其中該第一導電墊及該第二導電墊電性連接該元件區，且該第一導電墊設置於該第二導電墊與該基底之間；一孔洞，自該基底之該第二表面朝該第一表面延伸；一導線層，設置於該基底之該第二表面上，且沿著該孔洞之一側壁朝該基底之該第一表面延伸而電性接觸該第二導電墊；以及一絕緣層，設置於該基底與該導線層之間。
    公开号:TW201320267A
    申请号:TW101142568
    申请日:2012-11-15
    公开日:2013-05-16
    发明作者:Yuan-Ru Chan
    申请人:Xintec Inc；
    IPC主号:H01L23-00
    专利说明:
    晶片封裝體及其形成方法
    本發明係有關於晶片封裝體，且特別是有關於以晶圓級封裝製程所製得之晶片封裝體。
    晶片封裝製程是形成電子產品過程中之一重要步驟。晶片封裝體除了將晶片保護於其中，使免受外界環境污染外，還提供晶片內部電子元件與外界之電性連接通路。
    由於晶片尺寸的縮小與接墊數目的提升，在晶片封裝體中形成電性連接至接墊的線路更為困難。因此，業界亟需改良的晶片封裝技術。
    本發明一實施例提供一種晶片封裝體，包括：一基底，具有一第一表面及一第二表面；一元件區，設置於該基底之中或之上；一第一導電墊及堆疊於其上之一第二導電墊，設置於該基底之中或該第一表面上，其中該第一導電墊及該第二導電墊電性連接該元件區，且該第一導電墊設置於該第二導電墊與該基底之間；一孔洞，自該基底之該第二表面朝該第一表面延伸；一導線層，設置於該基底之該第二表面上，且沿著該孔洞之一側壁朝該基底之該第一表面延伸而電性接觸該第二導電墊；以及一絕緣層，設置於該基底與該導線層之間。
    本發明一實施例提供一種晶片封裝體，包括：一基底，具有一第一表面及一第二表面；一元件區，設置於該基底之中或之上；一導電墊，設置於該基底之中或該第一表面上，其中該導電墊電性連接該元件區；一孔洞，自該基底之該第二表面朝該第一表面延伸；一導線層，設置於該基底之該第二表面上，且沿著該孔洞之一側壁朝該基底之該第一表面延伸而電性接觸該導電墊，其中該導線層直接接觸該導電墊之一頂表面及一側表面；以及一絕緣層，設置於該基底與該導線層之間。
    本發明一實施例提供一種晶片封裝體，包括：一基底，具有一第一表面及一第二表面；一元件區，設置於該基底之中或之上；複數個導電墊，設置於該基底之中或該第一表面上，其中該導電墊電性連接該元件區；一孔洞，自該基底之該第二表面朝該第一表面延伸，且該孔洞覆蓋至少兩個該些導電墊；複數個導線層，設置於該基底之該第二表面上，且沿著該孔洞之一側壁朝該基底之該第一表面延伸而分別電性接觸該至少兩個該些導電墊；以及一絕緣層，設置於該基底與該些導線層之間。
    以下將詳細說明本發明實施例之製作與使用方式。然應注意的是，本發明提供許多可供應用的發明概念，其可以多種特定形式實施。文中所舉例討論之特定實施例僅為製造與使用本發明之特定方式，非用以限制本發明之範圍。此外，在不同實施例中可能使用重複的標號或標示。這些重複僅為了簡單清楚地敘述本發明，不代表所討論之不同實施例及/或結構之間必然具有任何關連性。再者，當述及一第一材料層位於一第二材料層上或之上時，包括第一材料層與第二材料層直接接觸或間隔有一或更多其他材料層之情形。
    本發明一實施例之晶片封裝體可用以封裝各種晶片。例如，在本發明之晶片封裝體的實施例中，其可應用於各種包含主動元件或被動元件(active or passive elements)、數位電路或類比電路(digital or analog circuits)等積體電路的電子元件(electronic components)，例如是有關於光電元件(opto electronic devices)、微機電系統(Micro Electro Mechanical System；MEMS)、微流體系統(micro fluidic systems)、或利用熱、光線及壓力等物理量變化來測量的物理感測器(Physical Sensor)。特別是可選擇使用晶圓級封裝(wafer scale package；WSP)製程對影像感測元件、發光二極體(light-emitting diodes；LEDs)、太陽能電池(solar cells)、射頻元件(RF circuits)、加速計(accelerators)、陀螺儀(gyroscopes)、微制動器(micro actuators)、表面聲波元件(surface acoustic wave devices)、壓力感測器(process sensors)噴墨頭(ink printer heads)、或功率金氧半場效電晶體模組(power MOSFET modules)等半導體晶片進行封裝。
    其中上述晶圓級封裝製程主要係指在晶圓階段完成封裝步驟後，再予以切割成獨立的封裝體，然而，在一特定實施例中，例如將已分離之半導體晶片重新分布在一承載晶圓上，再進行封裝製程，亦可稱之為晶圓級封裝製程。另外，上述晶圓級封裝製程亦適用於藉堆疊(stack)方式安排具有積體電路之多片晶圓，以形成多層積體電路(multi-layer integrated circuit devices)之晶片封裝體。在一實施中，上述切割後的封裝體係為一晶片尺寸封裝體(CSP；chip scale package)。晶片尺寸封裝體(CSP)之尺寸可僅略大於所封裝之晶片。例如，晶片尺寸封裝體之尺寸不大於所封裝晶片之尺寸的120%。
    第1A-1H圖顯示根據本發明一實施例之晶片封裝體的製程剖面圖。在一實施例中，晶片封裝體之製程包括了前段晶片(晶圓)製程及後段封裝製程。透過例如是沈積、蝕刻、顯影等前段(front end)半導體製程，可以在晶圓上完成各種形式之積體電路的製作。之後，可對此完成積體電路製作之晶圓進行後段晶圓級封裝製程，再進行後續切割步驟以完成晶片尺寸之封裝體。
    如第1A圖所示，首先在前段晶片製程中，提供基底100，其具有表面100a及表面100b。基底100例如為半導體基底。在一實施例中，基底100可為半導體晶圓，例如是矽晶圓。基底100可由複數個預定切割道SC劃分成複數個晶粒區域(die regions)。
    基底100中及/或上可形成及/或設置有複數個元件區102。在一實施例中，基底100之由預定切割道SC所劃分之複數個晶粒區域可皆分別具有至少一元件區102及圍繞每一元件區102之複數個周邊區。元件區102可包括各種包含主動元件或被動元件、數位電路或類比電路等積體電路的電子元件，例如是光電元件、微機電系統、微流體系統、利用熱、光線及壓力等物理量變化來測量的物理感測器、或功率金氧半場效電晶體模組等。在第1圖實施例中，元件區102可包括光電元件，例如是影像感測元件或發光元件。
    如第1A圖所示，基底100之表面100a上可形成有至少一介電層104以作為絕緣披覆用途。介電層104與基底100之間可形成有複數個導電墊106。這些導電墊106可例如設置於基底100之周邊區上，並於周邊區上沿著鄰近預定切割道SC之位置排列。導電墊106可透過內連線結構(未顯示)而電性連接元件區102中之元件。在一實施例中，每一導電墊106可包括形成於介電層104中之複數個導電層之堆疊。這些堆疊的導電層可例如透過金屬內連線結構(未顯示)而彼此電性連接。
    在完成前段晶片製程後，接續可對已形成有積體電路之晶圓進行後段封裝製程。如第1A圖所示，可選擇性於基底100之表面100a上設置蓋板120。蓋板120可為一基底，如玻璃基底、石英基底、透明高分子基底、或前述之組合。在一實施例中，可於蓋板120與基底200之間設置間隔層118。間隔層118可選擇性設置為部分或完全覆蓋導電墊106，進而可橫跨預定切割道SC。間隔層118之材質例如為可感光之高分子材料，並可藉由曝光顯影步驟定義形成。間隔層118、蓋板120、及基底100可於元件區102上定義出大抵密閉之空腔122。空腔122可例如用以容納微透鏡、濾光片結構、或其他光學結構。
    在一實施例中，可先將間隔層118形成於蓋板120之上，接著接合於基底100上之介電層104之上。在一實施例中，間隔層118於曝光顯影後仍具有黏性而可直接接合於基底100之上。在一實施例中，在將間隔層118接合至基底100之後，可對間隔層118進行固化製程，例如可對間隔層118加熱。或者，可透過黏著膠(未顯示)將間隔層118接合於基底100之上。在另一實施例中，亦可先將間隔層118形成於基底100之上，接著接合間隔層118與蓋板120。
    接著，可選擇性薄化基底100。例如，可以蓋板120為支撐基底，並自基底100之表面100b進行薄化製程(例如，機械研磨或化學機械研磨)以將基底100薄化至適當厚度。
    接著，如第1B圖所示，可例如透過微影及蝕刻製程，自基底100之表面100b移除部分的基底100以形成朝表面100a延伸之複數個孔洞108。在一實施例中，孔洞108可包括溝槽，且可大抵平行於預定切割道。
    如第1C圖所示，可接著於基底100之表面100b上形成絕緣層110。在一實施例中，絕緣層110可順應性形成於表面100b上，並沿著孔洞108之側壁而延伸至孔洞108之底部而覆蓋介電層104及下方之導電墊106。在一實施例中，絕緣層110可包括氧化矽、氮化矽、氮氧化矽、或前述之組合。例如，可透過化學氣相沉積製程或其他適合製程而形成絕緣層110。由於晶片封裝體之尺寸持續縮小化，孔洞108之深寬比也隨之提高，採用化學氣相沉積法形成絕緣層110可利於後續製程之進行。
    接著，可於絕緣層110上形成導電層112a。導電層112a可包括鋁、銅、鋁銅合金、或前述之組合。導電層112a之形成方式可包括物理氣相沉積、化學氣相沉積、塗佈、或前述之組合。在一實施例中，導電層112a係透過濺鍍製程而形成於絕緣層110之上。在一實施例中，導電層112a係大抵及/或完全覆蓋絕緣層110。
    接著，將導電層112a圖案化而使孔洞108底部之正上方的絕緣層110露出。在一實施例中，可先於導電層112a上形成光阻層115，如第1C圖所示。光阻層115可大抵及/或完全覆蓋導電層112a。在一實施例中，光阻層115可為電鍍光阻(electroplated photoresist)，其可透過電鍍製程而沉積於導電層112a之表面上而順應性且大抵及/或完全覆蓋導電層112a。
    接著，如第1D圖所示，可透過曝光製程及顯影製程而將光阻層115圖案化而形成圖案化光阻層115a。圖案化光阻層115a具有露出導電層112a之開口。此外，圖案化光阻層115a之開口還可對齊下方之導電墊106。接著，可以圖案化光阻層115a為遮罩，蝕刻露出的導電層112a以露出孔洞108底部上之絕緣層110。
    接著，如第1E圖所示，移除圖案化光阻層115a，並可以導電層112a為罩幕，蝕刻露出的絕緣層110及下方之介電層104而露出導電墊106。在一實施例中，用以蝕刻絕緣層110之蝕刻劑可大抵及/或完全不會蝕刻導電層112a。
    接著，如第1F圖所示，可於基底100之表面100b上順應性形成導電層112b。導電層112b可延伸進入孔洞108之中而電性接觸露出的導電墊106。導電層112b之材質與形成方法可類似於導電層112a。接著，可將導電層112b及導電層112a圖案化以依需求定義所需的導電圖案。
    在一實施例中，可於導電層112b上形成圖案化光阻層117a，其具有露出導電層112b之開口。接著，可以圖案化光阻層117a為罩幕，蝕刻露出的導電層112b及其下之部分的導電層112a以將導電層112b及導電層112a依需求而圖案化為所需的導電圖案，如第1F圖所示。
    接著，如第1G圖所示，可移除圖案化光阻層117a。在一實施例中，可選擇性於導電層112b及導電層112a上形成導電層112c。在一實施例中，可透過電鍍製程或無電鍍製程而於圖案化後之導電層112b及導電層112a上沉積導電材料以形成導電層112c。導電層112c將具有與導電層112b大抵相同之導電圖案。導電層112a、導電層112b、及導電層112c可共同作為電性連接至元件區102之導線層。在一實施例中，導電層112c包覆導電層112a之側端及導電層112b之側端。在一實施例中，導電層112a之側端與導電層112b之側端大抵共平面。在一實施例中，導電層112c之材質不同於導電層112a或導電層112b之材質。導電層112c之厚度可例如大於導電層112a或導電層112b之厚度。
    接著，可選擇性於基底100之表面100b及導線層上形成圖案化保護層114，其具有露出導線層之開口。接著，可於保護層114之開口中形成導電凸塊116。導電凸塊116透過導線層與導電墊106而電性連接元件區102。在一實施例中，保護層114可不覆蓋預定切割道SC，可避免後續切割製程對封裝體造成傷害。
    接著，如第1H圖所示，沿著基底100之預定切割道SC進行切割製程以形成至少一晶片封裝體。在一實施例中，導線層之位於導電墊106正上方之部分的厚度小於導線層之位於孔洞108之側壁的正上方之部分的厚度。導線層之位於基底100之表面100b上之部分的厚度大於導線層之位於導電墊106正上方之部分的厚度。在一實施例中，導線層為多層導電層之堆疊結構。例如，導線層之位於導電墊106正上方之部分為第一數量的導電層之堆疊結構，而導線層之位於孔洞108之側壁的正上方之部分為第二數量的導電層之堆疊結構，其中第二數量大於第一數量。如第1H圖所示，導線層之位於導電墊106正上方之部分為兩層的導電層之堆疊結構(導電層112c及112b)，而導線層之位於孔洞108之側壁的正上方之部分為三層的導電層之堆疊結構(導電層112c、112b、及112a)。
    本發明實施例可有許多變化。第2A-2G圖顯示根據本發明一實施例之晶片封裝體的製程立體圖，其中相同或相似之標號用以標示相同或相似之元件。
    如第2A圖所示，提供基底200，其具有表面200a及表面200b。基底200例如為半導體基底。在一實施例中，基底200可為半導體晶圓，例如是矽晶圓。基底200可由複數個預定切割道SC劃分成複數個晶粒區域(die regions)。
    基底200中及/或上可形成及/或設置有複數個元件區202。在一實施例中，基底200之由預定切割道SC所劃分之複數個晶粒區域可皆分別具有至少一元件區202及圍繞每一元件區202之複數個周邊區。
    如第2A圖所示，基底200之表面200a上可形成有作為絕緣披覆用途之介電層204a及204。介電層204a與基底200之間可形成有複數個導電墊206。這些導電墊206可例如設置於基底200之周邊區上，並於周邊區上沿著鄰近預定切割道SC之位置排列。導電墊206可透過內連線結構(未顯示)而電性連接元件區202中之元件。在一實施例中，每一導電墊206可包括形成於介電層204中之複數個導電層之堆疊。這些堆疊的導電層可例如透過金屬內連線結構(未顯示)而彼此電性連接。
    如第2A圖所示，可選擇性於基底200之表面200a上設置基板300。基板300可例如為玻璃基底、石英基底、透明高分子基底、矽基底、陶瓷基底、高分子基底、或前述之組合。接著，可選擇性薄化基底200。例如，可以基板300為支撐基底，並自基底200之表面200b進行薄化製程(例如，機械研磨或化學機械研磨)以將基底200薄化至適當厚度。
    接著，如第2B圖所示，可例如透過微影及蝕刻製程，自基底200之表面200b移除部分的基底200以形成朝表面200a延伸之複數個孔洞208。在一實施例中，每一孔洞208之底部下方可具有對應的導電墊206。在一實施例中，可於同一道圖案化製程中於基底200中形成複數個溝槽208’，其中每一溝槽208’可大抵覆蓋並平行於對應的預定切割道SC，且與對應的孔洞208連通。隨著晶片尺寸縮小化，晶片中之導電墊的尺寸將縮小，且分佈密度將增加。因此，對應於下方之導電墊206之孔洞208之口徑亦隨之縮小。如此，孔洞208之深寬比將提高而導致後續材料層之沉積不易。在一實施例中，由於溝槽208’與複數個孔洞208連通，可大幅降低整體孔洞之深寬比，可使後續的材料層沉積製程得以順利進行。
    接著，如第2B圖所示，可接著於基底200之表面200b上形成絕緣層210。在一實施例中，絕緣層210可順應性形成於表面200b上，並沿著孔洞208之側壁而延伸至孔洞208之底部而覆蓋介電層204a及下方之導電墊206。在一實施例中，絕緣層210之材質與形成方法可相似於(但不限於)顯示於第1圖實施例之絕緣層110。
    接著，可於絕緣層210上形成導電層212a。導電層212a之材質與形成方法可相似於(但不限於)顯示於第1圖實施例之導電層112a。在一實施例中，導電層212a係大抵及/或完全覆蓋絕緣層210。
    接著，可將導電層212a圖案化而使孔洞208底部之正上方的絕緣層210露出。在一實施例中，可先於導電層212a上形成光阻層215，如第2B圖所示。光阻層215可大抵及/或完全覆蓋導電層212a。在一實施例中，光阻層215之材質與形成方法可相似於(但不限於)顯示於第1圖實施例之光阻層115。
    接著，如第2C圖所示，可透過曝光製程及顯影製程而將光阻層215圖案化而形成圖案化光阻層215a。圖案化光阻層215a具有露出導電層212a之開口。此外，圖案化光阻層215a之開口還可對齊下方之導電墊206。接著，可以圖案化光阻層215a為遮罩，蝕刻露出的導電層212a以露出孔洞208底部上之絕緣層210。
    接著，如第2D圖所示，移除圖案化光阻層215a，並可以導電層212a為罩幕，蝕刻露出的絕緣層210及下方之介電層204a而露出導電墊206。在一實施例中，用以蝕刻絕緣層210之蝕刻劑可大抵及/或完全不會蝕刻導電層212a。
    接著，如第2E圖所示，可於基底200之表面200b上順應性形成導電層212b。導電層212b可延伸進入孔洞208及溝槽208’之中而電性接觸露出的導電墊206。導電層212b之材質與形成方法可類似於(但不限於)導電層212a。接著，可將導電層212b及導電層212a圖案化以依需求定義所需的導電圖案。
    在一實施例中，可於導電層212b上形成圖案化光阻層217a，其具有露出導電層212b之開口。接著，可以圖案化光阻層217a為罩幕，蝕刻露出的導電層212b及其下之部分的導電層212a以將導電層212b及導電層212a依需求而圖案化為所需的導電圖案，如第2E圖所示。
    接著，如第2F圖所示，可移除圖案化光阻層217a。在一實施例中，可選擇性於導電層212b及導電層212a上形成導電層212c。在一實施例中，可透過電鍍製程或無電鍍製程而於圖案化後之導電層212b及導電層212a上沉積導電材料以形成導電層212c。導電層212c將具有與導電層212b大抵相同之導電圖案。導電層212a、導電層212b、及導電層212c可共同作為電性連接至元件區202之導線層。在一實施例中，導電層212c包覆導電層212a之側端及導電層212b之側端。在一實施例中，導電層212a之側端與導電層212b之側端大抵共平面。在一實施例中，導電層212c之材質不同於導電層212a或導電層212b之材質。導電層212c之厚度可例如大於導電層212a或導電層212b之厚度。
    接著，可選擇性於基底200之表面200b及導線層上形成圖案化保護層214，其具有露出導線層之開口。接著，可於保護層214之開口中形成導電凸塊216。導電凸塊216透過導線層與導電墊216而電性連接元件區202。在一實施例中，保護層214可覆蓋預定切割道SC。在另一實施例中，保護層214可不覆蓋預定切割道SC。
    接著，如第2G圖所示，沿著基底200之預定切割道SC進行切割製程以形成至少一晶片封裝體。在一實施例中，導線層之位於導電墊206正上方之部分的厚度小於導線層之位於孔洞208之側壁的正上方之部分的厚度。導線層之位於基底200之表面200b上之部分的厚度大於導線層之位於導電墊206正上方之部分的厚度。在一實施例中，導線層為多層導電層之堆疊結構。例如，導線層之位於導電墊206正上方之部分為第一數量的導電層之堆疊結構，而導線層之位於孔洞108之側壁的正上方之部分為第二數量的導電層之堆疊結構，其中第二數量大於第一數量。如第2G圖所示，導線層之位於導電墊206正上方之部分為兩層的導電層之堆疊結構(導電層212c及212b)，而導線層之位於孔洞208之側壁的正上方之部分為三層的導電層之堆疊結構(導電層212c、212b、及212a)。
    本發明實施例可有許多變化。第3A-3H圖顯示根據本發明另一實施例之晶片封裝體的製程剖面圖，其中相同或相似之標號用以標示相同或相似之元件。
    如第3A圖所示，首先在前段晶片製程中，提供基底100，其具有表面100a及表面100b。基底100例如為半導體基底。在一實施例中，基底100可為半導體晶圓，例如是矽晶圓。基底100可由複數個預定切割道SC劃分成複數個晶粒區域(die regions)。基底100中及/或上可形成及/或設置有複數個元件區102。
    如第3A圖所示，基底100之表面100a上可形成有至少一介電層104以作為絕緣披覆用途。介電層104與基底100之間可形成有複數個導電墊106。這些導電墊106可例如設置於基底100之周邊區上，並於周邊區上沿著鄰近預定切割道SC之位置排列。導電墊106可透過內連線結構(未顯示)而電性連接元件區102中之元件。在一實施例中，每一導電墊106可包括形成於介電層104中之複數個導電層之堆疊。這些堆疊的導電層可例如透過金屬內連線結構(未顯示)而彼此電性連接。
    在第3A圖所示之實施例中，導電墊106可包括多層導電墊，其可包括導電墊106a及導電墊106b。在一實施例中，導電墊106b之厚度可大於導電墊106a之厚度。在此情形下，可選擇厚度較厚之導電墊106b與後續將形成之導線層電性接觸。在一實施例中，導電墊106b相對於導電墊106a更接近預定切割道SC。
    在完成前段晶片製程後，接續可對已形成有積體電路之晶圓進行後段封裝製程。如第3A圖所示，可選擇性於基底100之表面100a上設置間隔層118及蓋板120。間隔層118、蓋板120、及基底100可於元件區102上定義出大抵密閉之空腔122。空腔122可例如用以容納微透鏡、濾光片結構、或其他光學結構。
    接著，可選擇性薄化基底100。例如，可以蓋板120為支撐基底，並自基底100之表面100b進行薄化製程(例如，機械研磨或化學機械研磨)以將基底100薄化至適當厚度。
    接著，如第3B圖所示，可例如透過微影及蝕刻製程，自基底100之表面100b移除部分的基底100以形成朝表面100a延伸之複數個孔洞108。在一實施例中，孔洞108可包括溝槽，且可大抵平行於預定切割道，其例如可類似於第2A圖所示之孔洞208與溝槽208’所共同組成之孔洞。
    然應注意的是，本發明實施例不限於此。第4A及4B圖分別顯示本發明實施例之晶片封裝體的半成品之立體圖，其類似於第2B圖所示結構。如第4A圖所示，在一實施例中，第3B圖所示之孔洞108之形狀與分佈可類似於第4A圖所示之孔洞208，其可位於對應的導電墊之上，並朝預定切割道SC延伸，並可例如延伸進入預定切割道SC之中。如第4B圖所示，在另一實施例中，第3B圖所示之孔洞108之形狀與分佈可類似於第4B圖所示之孔洞208及孔洞208a，其中孔洞208a可具有較大之口徑而可覆蓋複數個導電墊。在此情形下，後續所形成之複數個導線層可能延伸進入同一孔洞208a之中而分別與孔洞208a下方所露出之不同的導電墊電性接觸。
    接著，如第3C圖所示，可於基底100之表面100b上形成絕緣層110。在一實施例中，絕緣層110可順應性形成於表面100b上，並沿著孔洞108之側壁而延伸至孔洞108之底部而覆蓋介電層104及下方之導電墊106。在一實施例中，絕緣層110可包括氧化矽、氮化矽、氮氧化矽、或前述之組合。例如，可透過化學氣相沉積製程或其他適合製程而形成絕緣層110。在另一實施例中，可以塗佈法、旋轉塗佈、或噴塗法形成材質為高分子之絕緣層110。
    接著，可於絕緣層110之上形成導線層。例如，在一實施例中，可於絕緣層110上形成導電層112a。導電層112a可包括鋁、銅、鋁銅合金、或前述之組合。導電層112a之形成方式可包括物理氣相沉積、化學氣相沉積、塗佈、或前述之組合。在一實施例中，導電層112a係透過濺鍍製程而形成於絕緣層110之上。在一實施例中，導電層112a係大抵及/或完全覆蓋絕緣層110。
    接著，將導電層112a圖案化而使孔洞108底部之正上方的絕緣層110露出。在一實施例中，可先於導電層112a上形成光阻層115，如第3C圖所示。光阻層115可大抵及/或完全覆蓋導電層112a。在一實施例中，光阻層115可為電鍍光阻(electroplated photoresist)，其可透過電鍍製程而沉積於導電層112a之表面上而順應性且大抵及/或完全覆蓋導電層112a。
    接著，如第3D圖所示，可透過曝光製程及顯影製程而將光阻層115圖案化而形成圖案化光阻層115a。圖案化光阻層115a具有露出導電層112a之開口，其中導電墊106b之最靠近預定切割道SC之側端可位於圖案化光阻層115a之開口的下方。接著，可以圖案化光阻層115a為遮罩，蝕刻露出的導電層112a而使孔洞108底部上之絕緣層110露出。
    接著，如第3E圖所示，移除圖案化光阻層115a，並可以導電層112a為罩幕，蝕刻露出的絕緣層110及下方之介電層104而露出導電墊106b。在一實施例中，用以蝕刻絕緣層110之蝕刻劑可大抵及/或完全不會蝕刻導電層112a。在一實施例中，導電墊106a由介電層104所包覆而未露出。在一實施例中，導電墊106b之部分的頂表面及側表面露出。
    接著，如第3F圖所示，可於基底100之表面100b上順應性形成導電層112b。導電層112b可延伸進入孔洞108之中而電性接觸露出的導電墊106b。在一實施例中，導電層112b可直接接觸導電墊106b之部分的底表面與側表面。導電層112b之材質與形成方法可類似於導電層112a。接著，可將導電層112b及導電層112a圖案化以依需求定義所需的導電圖案。
    在一實施例中，可於導電層112b上形成圖案化光阻層117a，其具有露出部分的導電層112b之開口。接著，可以圖案化光阻層117a為罩幕，蝕刻露出的導電層112b及其下之部分的導電層112a以將導電層112b及導電層112a依需求而圖案化為所需的導電圖案，如第3F圖所示。
    接著，如第3G圖所示，可移除圖案化光阻層117a。在一實施例中，可選擇性於導電層112b及導電層112a上形成導電層112c。在一實施例中，可透過電鍍製程或無電鍍製程而於圖案化後之導電層112b及導電層112a上沉積導電材料以形成導電層112c。導電層112c將具有與導電層112b大抵相同之導電圖案。導電層112a、導電層112b、及導電層112c可共同作為電性連接至元件區102之導線層。在一實施例中，導電層112c包覆導電層112a之側端(或稱側表面)及導電層112b之側端(或稱側表面)。在一實施例中，導電層112a之側端與導電層112b之側端大抵共平面。在一實施例中，導電層112c之材質可不同於導電層112a或導電層112b之材質。導電層112c之厚度可例如大於導電層112a或導電層112b之厚度。
    接著，可選擇性於基底100之表面100b及導線層上形成圖案化保護層114，其具有露出導線層之開口。接著，可於保護層114之開口中形成導電凸塊116。導電凸塊116透過導線層及導電墊106b而電性連接元件區102。在一實施例中，保護層114可不覆蓋預定切割道SC，可避免後續切割製程對封裝體造成傷害。
    接著，如第3H圖所示，沿著基底100之預定切割道SC進行切割製程以形成至少一晶片封裝體。在一實施例中，導線層之位於導電墊106b正上方之部分的厚度小於導線層之位於孔洞108之側壁的正上方之部分的厚度。導線層之位於基底100之表面100b上之部分的厚度大於導線層之位於導電墊106b正上方之部分的厚度。在一實施例中，導線層為多層導電層之堆疊結構。例如，導線層之位於導電墊106b正上方之部分為第一數量的導電層之堆疊結構，而導線層之位於孔洞108之側壁的正上方之部分為第二數量的導電層之堆疊結構，其中第二數量大於第一數量。如第1H圖所示，導線層之位於導電墊106b正上方之部分為兩層的導電層之堆疊結構(導電層112c及112b)，而導線層之位於孔洞108之側壁的正上方之部分為三層的導電層之堆疊結構(導電層112c、112b、及112a)。在一實施例中，由於導線層直接接觸厚度較厚之導電墊106b(或稱中間導電墊)之底表面與側端(或稱側表面)，因此導線層與導電墊之間的接合將更為可靠，可提升晶片封裝體之品質。
    本發明實施例可於高深寬比之孔洞中順利填充所需之圖案化材料層，可提升晶片封裝體之品質。
    雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
    100、200‧‧‧基底
    100a、100b、200a、200b‧‧‧表面
    102、202‧‧‧元件區
    104、204、204a‧‧‧介電層
    106、106a、106b、206‧‧‧導電墊
    108、208、208a‧‧‧孔洞
    110、210‧‧‧絕緣層
    112a、112b、112c、212a、212b、212c‧‧‧導電層
    114、214‧‧‧保護層
    115、115a、215、215a‧‧‧光阻層
    116、216‧‧‧導電凸塊
    117a、217a‧‧‧光阻層
    118‧‧‧間隔層
    120‧‧‧蓋板
    122‧‧‧空腔
    208’‧‧‧溝槽
    300‧‧‧基板
    SC‧‧‧切割道
    第1A-1H圖顯示根據本發明一實施例之晶片封裝體的製程剖面圖。
    第2A-2G圖顯示根據本發明一實施例之晶片封裝體的製程立體圖。
    第3A-3H圖顯示根據本發明一實施例之晶片封裝體的製程剖面圖。
    第4A及4B圖分別顯示本發明實施例之晶片封裝體的半成品之立體圖。
    100‧‧‧基底
    100a、100b‧‧‧表面
    102‧‧‧元件區
    104‧‧‧介電層
    106、106a、106b‧‧‧導電墊
    108‧‧‧孔洞
    110‧‧‧絕緣層
    112a、112b、112c‧‧‧導電層
    114‧‧‧保護層
    116‧‧‧導電凸塊
    118‧‧‧間隔層
    120‧‧‧蓋板
    122‧‧‧空腔
    权利要求:
    Claims (24)
    [1] 一種晶片封裝體，包括：一基底，具有一第一表面及一第二表面；一元件區，設置於該基底之中或之上；一導電墊，設置於該基底之中或該第一表面上，其中該導電墊電性連接該元件區；一孔洞，自該基底之該第二表面朝該第一表面延伸；一導線層，設置於該基底之該第二表面上，且沿著該孔洞之一側壁朝該基底之該第一表面延伸而電性接觸該導電墊，其中該導線層之位於該導電墊之正上方的一第一部分的厚度小於該導線層之位於該孔洞之該側壁正上方之一第二部分的厚度；以及一絕緣層，設置於該基底與該導線層之間。
    [2] 如申請專利範圍第1項所述之晶片封裝體，其中該導線層之位於該基底之該第二表面之正上方的一第三部分的厚度大於該導線層之該第一部分的厚度。
    [3] 如申請專利範圍第1項所述之晶片封裝體，其中該導線層為一多層導電層之堆疊結構。
    [4] 如申請專利範圍第3項所述之晶片封裝體，其中該導線層之該第一部分為一第一數量的導電層之堆疊結構，而該導線層之該第二部分為一第二數量的導電層之堆疊結構，且該第二數量大於該第一數量。
    [5] 如申請專利範圍第3項所述之晶片封裝體，其中該導線層之該第二部分包括一第一導電層、一第二導電層、及一第三導電層，而該導線層之該第一部分包括該第二導電層及該第三導電層。
    [6] 如申請專利範圍第5項所述之晶片封裝體，其中該第三導電層包覆該第一導電層之一側端及該第二導電層之一側端。
    [7] 如申請專利範圍第6項所述之晶片封裝體，其中該第一導電層之該側端與該第二導電層之該側端大抵共平面。
    [8] 如申請專利範圍第5項所述之晶片封裝體，其中該第一導電層之材質不同於該第三導電層之材質。
    [9] 如申請專利範圍第5項所述之晶片封裝體，其中該第三導電層之厚度大於該第一導電層之厚度或該第二導電層之厚度。
    [10] 如申請專利範圍第1項所述之晶片封裝體，更包括：一保護層，設置於該基底之該第二表面上，其中該保護層具有露出該導線層之一開口；以及一導電凸塊，填充於該保護層之該開口之中以電性連接該導線層。
    [11] 如申請專利範圍第1項所述之晶片封裝體，其中該孔洞由該基底之一第三表面朝該基底之一內部延伸。
    [12] 如申請專利範圍第1項所述之晶片封裝體，更包括一第二導電墊，堆疊於該導電墊之上，其中該導電墊及該第二導電墊電性連接該元件區，且該導電墊設置於該第二導電墊與該基底之間。
    [13] 如申請專利範圍第12項所述之晶片封裝體，其中該第二導電墊之一厚度大於該導電墊之一厚度。
    [14] 如申請專利範圍第12項所述之晶片封裝體，其中該導線層直接接觸該第二導電墊。
    [15] 如申請專利範圍第12項所述之晶片封裝體，其中該導線層不直接接觸該導電墊。
    [16] 如申請專利範圍第1項所述之晶片封裝體，其中該導線層直接接觸該導電墊之一頂表面及一側表面。
    [17] 如申請專利範圍第1項所述之晶片封裝體，更包括：複數個第二導電墊，設置於該基底之中或該第一表面之上，其中該些第二導電墊電性連接該元件區，且該孔洞覆蓋至少兩個之該導電墊及該些第二導電墊；以及複數個第二導線層，設置於該基底之該第二表面上，且沿著該孔洞之該側壁朝該基底之該第一表面延伸而分別電性接觸至少兩個該些第二導電墊，其中該絕緣層設置於該基底與該些第二導線層之間。
    [18] 一種晶片封裝體的形成方法，包括：提供一基底，具有一第一表面及一第二表面，其中一元件區及一導電墊係分別形成於該基底之中或設置於該基底之上，且該導電墊電性連接該元件區；自該基底之該第二表面移除部分的該基底以形成朝該第一表面延伸之至少一孔洞，該孔洞重疊部分的該導電墊；於該基底之該第二表面上順應性形成一絕緣層，其中該絕緣層延伸至該孔洞之一底部而覆蓋該導電墊；於該絕緣層上形成一第一導電層；移除部分的該第一導電層而露出該孔洞之該底部上之該絕緣層；以該第一導電層為遮罩，蝕刻露出的該絕緣層以露出該導電墊；於該基底之該第二表面上形成一第二導電層，其中該第二導電層延伸至該孔洞中而電性接觸該導電墊；將該第一導電層及該第二導電層圖案化；以及於圖案化後之該第二導電層上形成一第三導電層。
    [19] 如申請專利範圍第18項所述之晶片封裝體的形成方法，其中移除部分的該第一導電層而露出該孔洞之該底部上之該絕緣層的步驟包括：於該第一導電層之上形成一圖案化電鍍光阻層，具有露出該第一導電層之一開口；以該圖案化電鍍光阻層為遮罩，蝕刻露出的該第一導電層以露出該孔洞之該底部上之該絕緣層；以及移除該圖案化電鍍光阻層。
    [20] 如申請專利範圍第18項所述之晶片封裝體的形成方法，其中將該第一導電層及該第二導電層圖案化之步驟包括：於該第二導電層之上形成一第二圖案化電鍍光阻層，具有露出該第二導電層之至少一開口；以該第二圖案化電鍍光阻層為遮罩，蝕刻露出的該第二導電層及部分的該第一導電層以將該第一導電層及該第二導電層圖案化；以及移除該第二圖案化電鍍光阻層。
    [21] 如申請專利範圍第18項所述之晶片封裝體的形成方法，其中該第三導電層的形成步驟包括以一電鍍製程於圖案化後之該第二導電層之上沉積一導電材料以形成該第三導電層。
    [22] 如申請專利範圍第18項所述之晶片封裝體的形成方法，更包括沿著該基底之至少一預定切道進行一切割製程以形成至少一晶片封裝體。
    [23] 如申請專利範圍第22項所述之晶片封裝體的形成方法，其中該孔洞包括一溝槽，且大抵平行於該預定切割道。
    [24] 如申請專利範圍第18項所述之晶片封裝體的形成方法，其中該絕緣層係透過一化學氣相沉積製程而形成。
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